当天，A股EDA成见走，界限收盘，概伦电子20cm涨停，华大九天涨14，广立微、安路科技跟涨。
音书面上，把柄科学院科技论文预发布平台ChinaXiv新公示论文，华为半体负责东说念主何庭波于7月3日发布《面向多层电子系统的时刻缩微表面》（业内也称“韬定律”）V2版块。
韬（τ）定律由何庭波在IEEEISCAS2026上致密提议，以“时刻缩微”替代“几何缩微”行为半体演进的新指原则，无谓追求制程节点意味着，要已毕具备竞争力的能，需谨守光刻时刻的前沿。
5月25日发布的V1版块仅搭建了表面底层框架，提议以时刻常数τ替代几何尺寸行为后摩尔时期中枢化主义；V2版块在原有完好表面体系之上金华铁皮保温，单干程落地细节、量产实测量化数据、全品类居品演进途径三大维度补充实证执行，将韬定律从套表面框架，具体化为有多半量产数据支抓、明确居品途径图的工程时刻体系。
逻辑折叠（Logic Folding）是τ缩放表面在芯片层的种要道3D已毕案，其中枢特征是已毕要领单位的相连化。相关词，τ缩放的全栈落地（从晶体管到系统）不仅依赖于逻辑折叠这类3D堆叠时刻，还需要Unified Bus、Hi-ONE等系统层技能协同。而这切已毕的前提，是EDA器用链的化。
把柄论文，韬定律的时刻落地度依赖EDA器用改良。传统EDA出生于平面几何缩放时期，以面积、时序、功耗分立化，法完成逻辑堆叠多晶圆爽脆单位垂直分区、跨层时序与多物理场协同抑遏，弗成以全局τ小化为统资本函数作念端到端协同化；唯有重构出3D原生、多物理场耦合、τ感知的新代EDA，管道保温施工能力已毕逻辑堆叠粗细粒度垂直堆叠的全局布线、片间工艺偏差自相宜赔偿与热感知体化布局，逐层压缩晶体管、电路、芯片、系统全链路τ，开释三维堆叠带来的密度、功耗、时延增益。
论文在七章中指出，构建套“τ原生”器用链（τ-native tool chain）——即具备怒放、支抓多物理场分析且3D原生的平台——将是将来十年内要道的投资。
交银证券研报指出，逻辑折叠是韬定律的中枢工程践诺。它将要路途径上的门电路散布到垂直堆叠的有源层中，通过细间距混杂键合已毕门三维互连。封装是逻辑折叠落地的工艺底座，而EDA器用链是逻辑折叠的大增量机遇，逻辑折叠条目EDA器用从2D平面布局升为3D原生盘算。
国泰海通证券也合计，韬定律的中枢在于堆叠盘算，把2D芯片重组成3D，从系统进行化仿真，背后需要软件算法对电路进行盘算和化，国产EDA软件是其背后的首要支抓。
EDA永久由Synopsys、Cadence、SiemensEDA等外洋厂商主，其壁垒体当今核默算法、工艺适配、晶圆厂认证、客户经过入和工程师生态等多个层面。国内厂商短期难以在节点全经过器用上替代外洋龙头，但在闇练节点、模拟全经过、制造端EDA、器件建模、良率分析、数字考证和封装等向仍是造成较显然冲破旅途。
东证券暗意，韬定律、AI+开源EDA、RISC-V生态、Chiplet、3D IC等新盘算范式，为国产EDA提供了不同于传统二维全经过器用的切入窗口。在AI芯片复杂度耕种、供应链自主可控和后摩尔盘算范式变化共振下，国产EDA有望从单点器用入精真金不怕火走向经过处理案替代，具备核默算法积攒、客户认证基础和生态协同智商的厂商将抓续受益。
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